在集成電路特別是MOS電路的生產(chǎn)和開發(fā)研制中，MOS電容的C-V測(cè)試是極為重要的工藝過(guò)程監(jiān)控測(cè)試手段，通過(guò)C-V測(cè)試達(dá)到優(yōu)化生產(chǎn)過(guò)程中的工藝參數(shù)，提高IC成品率。
MOS（金屬－氧化物－半導(dǎo)體）結(jié)構(gòu)的電容是外加偏置電壓的函數(shù)，MOS電容隨外加電壓變化的曲線稱之為C-V曲線（簡(jiǎn)稱C－V特性）。C-V曲線與半導(dǎo)體的導(dǎo)電類型及其摻雜濃度、SiO2-Si系統(tǒng)中的電荷密度有密切的關(guān)系。 利用實(shí)際測(cè)量到的MOS結(jié)構(gòu)的C-V曲線與理想的MOS結(jié)構(gòu)的C-V特性曲線比較，可求得氧化硅層厚度、襯底摻雜濃度、氧化層中可動(dòng)電荷面密度、和固定電荷面密度等參數(shù)。
另外作為組成半導(dǎo)體器件的基本結(jié)構(gòu)的PN結(jié)具有電容效應(yīng)（勢(shì)壘電容）。加正向偏壓時(shí)，PN結(jié)勢(shì)壘區(qū)變窄，勢(shì)壘電容變大；加反向偏壓時(shí)，PN結(jié)勢(shì)壘區(qū)變寬，勢(shì)壘電容變小。